Инженер по разработке (RTL Designer)

Other 🔴 РФ/РБ 🔄 Гибрид 🏢 Офис Full-time
Опубликовано: 2026-09-15
| 📰 Источник: FreeWorkFeed

Технологии

Verilog SystemVerilog Linux make perl python tcl shell C asm Altera Xilinx SVA

Описание вакансии

Кратко о роли

Ищем инженера по разработке RTL для создания сложных функциональных модулей для ASIC. Ожидаем опыт работы с RTL-симуляторами и знание архитектуры современных процессоров.

Ключевые задачи

  • Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Обязательные требования

  • Опыт разработки RTL от 3 лет.
  • Знание Verilog/SystemVerilog.
  • Опыт использования RTL-симулятора от 3 лет.
  • Опыт работы в Linux.
  • Чтение технической документации и переписка на английском языке.
  • Опыт работы с системами контроля версий.

Будет плюсом

  • Знакомство с make и скриптовыми языками (perl/python/tcl/shell).
  • Опыт программирования на C/asm.
  • Опыт работы с ПЛИС Altera и/или Xilinx.
  • Знакомство с методами формальной верификации, SVA.

Условия и бенефиты

  • Зарплата 150 000 ₽.
  • Гибридный формат работы или офис в Москве, Санкт-Петербурге, Нижнем Новгороде или Минске.
  • ДМС с первых дней работы.
  • Премии за регистрацию патентов.
  • Доступ к учебному порталу и лекторию.
  • Консультации юристов, психологов и экспертов по ЗОЖ.

Похожие актуальные вакансии